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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 147) #define PCIE_RC_RP_ATS_BASE 0x400000
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 150) #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 164) #define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 202) PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 209) #define PCIE_LINK_IS_GEN2(x) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 210) (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 211)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 212) #define RC_REGION_0_ADDR_TRANS_H 0x00000000
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 214) #define RC_REGION_0_PASS_BITS (25 - 1)
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 228) #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 229) #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 230) #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 231) #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 232) #define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 233) #define ROCKCHIP_PCIE_MSG_ROUTING(route) \
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 235) #define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 236) #define ROCKCHIP_PCIE_MSG_CODE(code) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 237) (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 238) #define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 239)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 240) #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 241) #define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 242) #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 243) #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 244) #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 245) #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 246) #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 247) #define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 248) #define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 249) #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 250) #define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 251) #define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 252) #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 253) (PCIE_RC_RP_ATS_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 254) #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 255) (PCIE_RC_RP_ATS_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 256) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 257) (PCIE_RC_RP_ATS_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 258) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 259) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 260) (((devfn) << 12) & \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 261) ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 262) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 263) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 264) (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 265) #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 298) struct rockchip_pcie {
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 300) void __iomem *apb_base; /* DT apb-base */
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 302) struct phy *phys[MAX_LANE_NUM];
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 303) struct reset_control *core_rst;
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 313) struct clk *clk_pcie_pm;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 314) struct regulator *vpcie12v; /* 12V power supply */
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 315) struct regulator *vpcie3v3; /* 3.3V power supply */
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 316) struct regulator *vpcie1v8; /* 1.8V power supply */
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 317) struct regulator *vpcie0v9; /* 0.9V power supply */
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 318) struct gpio_desc *ep_gpio;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 319) u32 lanes;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 320) u8 lanes_map;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 321) int link_gen;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 322) struct device *dev;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 323) struct irq_domain *irq_domain;
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 325) void __iomem *msg_region;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 326) phys_addr_t msg_bus_addr;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 327) bool is_rc;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 328) struct resource *mem_res;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 329) phys_addr_t mem_reserve_start;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 330) size_t mem_reserve_size;
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 331) int dma_trx_enabled;
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 335) struct list_head resources;
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 340) static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 345) static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 346) u32 reg)
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^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 348) writel(val, rockchip->apb_base + reg);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 349) }
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 350)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 351) int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 352) int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 353) int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 354) void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 355) int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 356) void rockchip_pcie_disable_clocks(void *data);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 357) void rockchip_pcie_cfg_configuration_accesses(
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 358) struct rockchip_pcie *rockchip, u32 type);
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 359)
^8f3ce5b39 (kx 2023-10-28 12:00:06 +0300 360) #endif /* _PCIE_ROCKCHIP_H */
Orange Pi5 kernel
Deprecated Linux kernel 5.10.110 for OrangePi 5/5B/5+ boards
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